简介PCI Express 5.0 卡电气与机械规范PCIe CEM 5.02021年6月9日 Revision 5.0 / Version 1.0是 PCI-SIG 发布的官方标准文本面向从事高速接口设计、服务器与存储硬件开发、信号完整性验证的工程师及高校研究人员用于解决 32.0 GT/s 速率下插槽、连接器、PCB 布线与电气参数缺乏权威依据的问题。压缩包共 1 个文件为 10.05MB 的 PDF 原版文档完整保留目录层级、修订历史自 2002 年 1.0 版至 5.0 版逐版记录与图表编号便于按章节检索。内容覆盖卡尺寸与插槽机械结构、连接器定义、电气特性与信号完整性要求、供电等级与 PCB 布局规则并附一致性测试与验证方法相较早期版本5.0 针对更高速率重写了布线章节并补充高功率卡规范可直接作为设计评审、链路调试与器件选型的对照依据。已有 10683 人学习下载。1. 到底什么是 PCIe 5.0从一条城市主干道说起给电脑添一块显卡、换一条固态硬盘参数页上总会跳出「PCIE5.0」几个字。很多人第一反应是接口又换形状了可插槽还是那个插槽几年前的旧卡照样能插进新主板——那这个 5.0 到底改了哪一层打个比方PCIe 像一条多车道城市主干道每一代做的不是把路修宽而是把限速从 60 公里提到 120 公里同时重新规定路面要多平、匝道要多长、路灯要多亮。PCIe 5.0 协议标准就是这套「路况规则」在 2021 年 6 月 9 日发布的第 5 版第 1 版它管的是插卡、插槽、供电和信号能不能在 32 GT/s 这个速度上稳稳跑起来。搞懂它你才会知道自己手里那块卡是「真跑满了」还是「只是插得上」。2. 32 GT/s 是怎么算出来的速率、编码与损耗的三本账PCIe 5.0 最抓眼球的数字是 32 GT/s可这个数字在电商页面和论坛里经常被写成「32 GB/s」一字之差含义差了八倍。这一章不急着背参数先把三个最容易被糊弄过去的账算清楚一次传输到底传了什么、每一代速率为什么这么涨、以及为什么频率翻倍之后布线难度远不止翻倍。2.1 GT/s 和 GB/s 差在哪先把「次数」和「字节」分开GT/s 的全称是 gigatransfers per second直译是「每秒十亿次传输」。注意它数的是「次数」不是「字节」。PCIe 是串行总线一条 lane 上每一拍只送出一个符号这个符号要先经过编码才能落到实际的比特上。早期两代用的是 8b/10b 编码每 10 个比特里有 2 个是编码开销有效率 80%从 8.0 GT/s 开始换成 128b/130b每 130 个比特里只有 2 个开销有效率接近 98.5%。所以标称速率要先乘编码效率再除以 8 换算成字节才是我们熟悉的带宽。# 按代际估算单条 lane 的可用带宽不含协议层包头、ACK 等额外开销 gens [ (2.5 GT/s, 2.5, 8 / 10), # 8b/10b每 10 bit 有 2 bit 编码开销 (5.0 GT/s, 5.0, 8 / 10), (8.0 GT/s, 8.0, 128 / 130), # 128b/130b开销降到约 1.5% (16.0 GT/s, 16.0, 128 / 130), (32.0 GT/s, 32.0, 128 / 130), ] for name, gt, eff in gens: gbps gt * eff # 有效比特率单位 Gb/s per_lane gbps / 8 # 单 lane 换算成 GB/s print(f{name}: 有效 {gbps:.2f} Gb/s单 lane 约 {per_lane:.3f} GB/s fx16 单向约 {per_lane * 16:.1f} GB/s)上面这段代码里gt是标称传输速率eff是编码效率gbps是扣掉编码开销后的有效比特率最后除以 8 才是字节数。跑出来的结果里32 GT/s 的单 lane 大约是 3.94 GB/sx16 单向大约 63 GB/s。注意「单向」两个字日常宣传里说的 128 GB/s 通常是把收发两个方向加在一起而这个规范里所有的眼图模板、插入损耗限值都是按单方向链路来定的两个方向各跑各的互不抵扣。2.2 从 2.5 到 32五代速率各自加了什么把修订历史摊开看会发现每一代 PCIe 干的事高度一致把速率往上顶一档然后花大量篇幅补这一档带来的物理层麻烦。2.5 GT/s 出现在 2002 年的初版5.0 GT/s 在 2007 年的 2.0 版加入8.0 GT/s 在 2013 年的 3.0 版加入同时把 x16 显卡的 150 W 供电规范和 225 W/300 W 高功率卡规范并了进来16.0 GT/s 在 4.0 版加入PCB 布局部分做了大幅改写32 GT/s 落在 2021 年的 5.0 版同时新增了 600 W 卡、-48 V PCB 几何以及 12VHPWR 和 48VHPWR 两种辅助电源连接器的定义。代际规范版本与年份标称速率编码方式单 lane 单向x16 单向1.01.020022.5 GT/s8b/10b约 250 MB/s约 4 GB/s2.02.020075.0 GT/s8b/10b约 500 MB/s约 8 GB/s3.03.020138.0 GT/s128b/130b约 984 MB/s约 15.75 GB/s4.04.0 起多次修订16.0 GT/s128b/130b约 1.97 GB/s约 31.5 GB/s5.05.0202132 GT/s128b/130b约 3.94 GB/s约 63 GB/s这张表里最值得盯的是编码那一列。2.5 到 5.0 那一段速率翻倍带宽也翻倍因为编码没变8.0 那一代除了速率提升还顺手把编码换掉了所以带宽涨得比速率更实在。而到了 32 GT/s编码没再动纯靠把频率往上推代价就全部压在信号完整性上。2.3 眼图、抖动与插入损耗为什么速率翻倍布线难度不止翻倍32 GT/s 对应的基频是 16 GHz。频率越高PCB 上的铜箔、过孔、连接器针脚带来的损耗就越大而且这个损耗不是线性的频率翻倍往往意味着损耗涨得更多。规范里为此单独列了两条附加卡在 16.0 GT/s 下的插入损耗限值和在 32.0 GT/s 下的插入损耗限值。同一份文件里还分别按 2.5、5.0、8.0、16.0、32.0 GT/s 给出了附加卡和系统板两侧的发送端眼图模板、接收端灵敏度要求光是眼图这一块就占了很长的篇幅。所谓眼图通俗地说就是把成千上万个比特波形叠在同一张图上中间那块张开的空白就是「0 和 1 还能不能分得清」的余量。眼张得越开链路越稳眼闭上了链路就只能降速重训。抖动则是时间轴上的不安分规范对 16.0 和 32.0 GT/s 还专门给了脉宽抖动的条款。再加上串扰、lane 与 lane 之间的偏斜、差分对内部两根线之间的偏斜、差分阻抗、传播延迟、发送端去加重和接收端均衡这一整套参数互相牵制改一个常常要重算一片。做硬件的同行常说信号完整性有点玄学其实不是玄学是变量太多、余量太薄血泪经验往往就藏在那一两个没算进去的寄生参数里。5.0 版还专门在附录里补了 32 GT/s 的测试通道定义并调整了输入电容的上限要求。道理很简单频率越高引脚上那点寄生电容对波形的伤害就越大规范不把上限放宽很多本来合格的器件就会被判不合格。3. 卡式机电规范管哪一段插槽、针脚与八根辅助信号很多人以为 PCIe 5.0 就是一份「协议文档」其实光靠协议文档卡是插不进主板的。协议管的是链路两端怎么说话而卡式机电规范管的是「插得进去、插得稳、供得起电、信号出得来」。这一层如果没定清楚芯片做得再快也没用因为物理接口根本对不上。3.1 卡、槽、连接器机械尺寸为什么值几百页规范的名字里有两个词最关键Card 和 Electromechanical。Card 指的是附加卡Electromechanical 指的是机电特性。它规定的东西听起来很朴素——卡有多长、多高、挡板什么形状、金手指多少针、连接器离主板多远、公差给多少。文件里甚至写明了默认公差标注到一位小数的尺寸是 ±0.25 mm标注到两位小数的是 ±0.20 mm。看着琐碎但 32 GT/s 下针脚之间的寄生参数直接决定信号质量卡插得不到位、连接器高度差个零点几毫米链路就可能在训练阶段掉到低速率。5.0 版在这一块的改动不小新增了 600 W 卡的 -48 V PCB 几何更新了连接器相关的多张图还把液冷相关的章节做了修订。这些内容看起来离普通用户很远但对做整机和散热方案的人来说等于提前把「大功率卡怎么装、怎么散」的边界画好了。3.2 八根辅助信号主链路之外的那套「后勤系统」数据 lane 是主角但主角能不能上场要看一排配角信号配合得怎么样。规范第 2 章把这些信号一条条拆开写5.0 版还新增了一节可选边带信号并把 CLKREQ# 从别的规范里独立出来单独定义。信号必选/可选通俗解释REFCLK必选链路的节拍器100 MHz 差分时钟两端踩着同一个拍子说话PERST#必选复位开关拉低期间卡必须老实待着不许乱发数据WAKE#必选门铃卡靠它把主机从低功耗状态叫醒SMBus可选带外管理通道用来读温度、功耗这类信息JTAG可选芯片级调试口量产和排障时用PWRBRK#可选电源刹车提前打招呼说要降功耗MFG可选制造测试模式引脚5.0 版把它正式写进了规范CLKREQ#可选卡主动申请时钟不需要时关掉省电REFCLK 这一条值得多说两句。它不只是给个时钟那么简单规范里还写了扩频时钟的要求——把时钟频率做小幅度的周期性抖动让能量分散开降低峰值辐射。麻烦在于两端必须用同一套扩频参数一边开一边不开链路就容易训练失败。PERST# 的时序同样是踩坑高发区规范按「首次上电」「S0 到 S3/S4 再回 S0」「断电」几种场景分别给了时序要求卡在复位释放之前就开始发数据属于典型的越界操作。3.3 热插拔与存在检测拔卡之前系统怎么知道规范第 3 章讲热插入和热移除核心是「存在检测」。做法说起来很巧连接器上有一类引脚叫存在检测脚它们的长度和普通信号脚不一样短一截。卡插进去的时候长针先接触短针后接触拔出来的时候反过来短针先断开。系统靠这根针的电平变化就能判断「有东西来了」或者「有东西要走」从而在信号断开之前先把电和链路收好。这个设计的价值在存储背板和刀片式设备上体现得最明显。一块盘要在线更换系统必须提前知道它即将离开否则链路突然消失轻则报错重训重则整条链路挂死。规范里对存在检测的判定逻辑、去抖时间都有明确要求做背板的人如果图省事直接把这几根针短接热插拔功能基本就废了。4. 供电为什么写进接口标准从 150 W 到 600 W 的那条线一份讲信号和连接器的规范为什么花大篇幅写供电因为电和信号在物理上是同一件事的两面电流大了压降、发热、针脚数量、连接器材料全都要跟着变上电顺序错了再好的链路也训练不起来。5.0 版把单卡功率推到 600 W配套的连接器定义、PCB 几何、热管理附录全都跟着改这条线索值得单独拎出来看。4.1 功耗档位为什么要分这么细插槽能给的功率是有上限的超出上限就得靠额外的辅助供电接口。规范按档位把这件事拆开写150 W 一档、225 W 和 300 W 一档、600 W 一档每一档对应不同的供电方式和机械要求。显卡厂商之所以要在卡上焊几个额外的供电插座就是因为插槽本身喂不饱。规范里还有一项叫功耗预算能力的东西思路挺聪明让卡自己报「我需要多少电」主机按需分配而不是所有卡都按最大功率预留。这样一台机器插多张卡时电源就不会被过度设计。与之配套的还有供电时序和去耦要求——3.3 V 和 12 V 谁先上、什么时候允许释放复位、去耦电容放在离针脚多近的位置都写在条款里。4.2 12VHPWR 与 48VHPWR新连接器解决的是什么问题5.0 版新增了两章专门定义两种辅助电源连接器12VHPWR 和 48VHPWR。前者走 12 V后者走 48 V配合新增的 600 W、-48 V PCB 几何一起用。为什么功率上去之后要考虑更高的电压用中学物理就能说明白功率等于电压乘电流同样送 600 W电压从 12 V 提到 48 V电流就降到四分之一线路上的发热跟电流的平方成正比电流降到四分之一发热就降到十六分之一。这就是为什么大功率场景总想往高压走。但高压不是白捡的便宜。电压高了爬电距离、绝缘、热插拔瞬间的浪涌电流全都变得更难处理连接器的针距和材料也要重新设计。所以规范没有简单地把 12 V 那一套放大而是另起一章把 48 V 的机械尺寸、针脚定义、PCB 几何单独写清楚让做卡的和做板子的有同一份图纸可依。4.3 供电时序与去耦上电顺序错了会怎样时序这件事平时看不见出事就很烦。规范对首次上电、睡眠唤醒、断电几种场景分别规定了电源和 PERST# 的先后关系大意是电先稳住复位后释放断电时反过来先复位再掉电。中间任何一步颠倒卡就可能在半电状态下开始初始化训练失败或者反复重启。某实验室做过一块转接板为了省成本把时序控制芯片去掉了靠电源自然爬升来「凑」顺序。单卡测试时一切正常插满四块卡就随机掉链路查了很久才定位到上电斜率不一致。这类问题最消耗时间的地方在于它不像器件烧了那样一眼可见而是表现为「偶尔」「某几次」很容易被当成信号完整性问题去查。从那以后那块板子上乖乖加回了时序控制去耦电容也按规范要求挪到了针脚附近。5. 常见误区与易混概念PCIe 5.0 不等于「更快的硬盘口」概念一旦热起来说法就会走样。下面这五组混淆是刚接触这个领域的人最容易撞上的每一组都按「容易混在哪、为什么会混、怎么区分」拆开说。5.1 把 PCIe 5.0 和 NVMe 混成一回事易混点在于电商页面常常把「PCIe 5.0 固态硬盘」写成卖点看起来像是同一种标准升了级。之所以会混是因为两者总是一起出现一块盘插在 PCIe 插槽上跑的是 NVMe 协议于是三个名词挤在同一行字里。区分方法很简单PCIe 是物理通道和链路层管的是「数据怎么从 A 点搬到 B 点」NVMe 是跑在这条通道上的存储协议管的是「读写指令怎么组织」。同一条 PCIe 5.0 通道上可以跑 NVMe也可以跑网卡、跑显卡反过来NVMe 协议跑在 PCIe 4.0 甚至 3.0 上也完全正常。PCIe 换代不会改变 NVMe 的指令格式只会让它搬得更快。5.2 把 32 GT/s 直接当成 32 GB/s易混点在于单位GT/s 和 GB/s 只差一个字母数字却差了八倍多。之所以会混是因为早期宣传里经常混用加上编码开销这层换算平时没人提。区分方法是记住一条链路标称速率先乘编码效率再除以 8。32 GT/s 乘 128/130 约等于 31.5 Gb/s再除以 8 约等于 3.94 GB/s这才是单条 lane 单向的字节吞吐。至于 x16 的 63 GB/s还要再强调一次是单向值双向合计才是常被引用的那个大数字。5.3 以为向下兼容就等于插上能跑满易混点在于「兼容」这两个字容易被理解成「自动最优」。之所以会混是因为插槽形状确实没变旧卡插上去能点亮给人造成一种「无缝升级」的错觉。区分方法是理解链路训练两端上电后会先低速握手互相报出各自支持的最高速率和最大宽度然后取双方都支持的共同上限。卡是 5.0、主板是 4.0跑的就是 4.0卡是 x16、插槽实际只引出 x4跑的就是 x4。兼容保证的是「能工作」不是「按最好状态工作」。真要确认进系统查一眼链路速率和宽度最靠谱。5.4 把卡式机电规范和基础协议规范当成同一份易混点在于两份文件都叫 PCIe 规范都带版本号外行很难分清谁管谁。之所以会混是因为它们通常成套发布、版本节奏相近。区分方法是看边界机电规范管的是卡的形状、针脚定义、供电、辅助信号、连接器、测试点这些「看得见摸得着」的部分基础协议规范管的是事务层、数据链路层、链路训练状态机这些「说话规则」。做硬件的先翻机电规范做控制器和固件的先翻协议规范两边在链路训练这一块交汇。5.5 以为接口速率翻倍实际体验就翻倍易混点在于把通道带宽当成系统性能。之所以会混是因为跑分软件最喜欢拿顺序读写说事而顺序读写恰好最吃通道带宽。区分方法是看真实负载游戏加载更多受限于随机读写和 CPU 调度多卡训练受限于卡间通信和主机内存带宽普通办公场景下5.0 和 3.0 的差别基本感知不到。带宽是上限不是实际速度中间还隔着控制器、固件、驱动和软件栈好几层。6. 什么时候该为 5.0 买单三种情况的边界判断把前面几章的东西收拢成一句话PCIe 5.0 解决的是「物理通道够不够宽、供不供得起电、信号在 32 GT/s 下还睁不睁得开眼」它不解决软件快不快、体验顺不顺。所以判断要不要为它花钱关键是看你的瓶颈到底卡在哪一层。使用场景5.0 带来的实际差别建议单卡游戏主机帧数提升通常在个位数百分比不必为接口加价把钱花在显卡和散热上多卡计算或训练卡间与主机间搬运数据更宽裕值得但要先确认 CPU 提供的通道数够不够分四块以上高速固态阵列上行带宽容易成为新瓶颈先看主板通道怎么拆分再谈接口代际普通办公与影音基本无感不需要考虑举个具体的例子。某开发者要给工作站塞四块高速固态主板宣传页写着支持 5.0他直接下单装完发现四块盘一起跑的时候速度只有单盘的一半多点。原因不在盘而在通道分配CPU 给插槽的通道是固定的插满之后要么拆成 x4 一组要么和别的设备共享标称的 5.0 速率还在但宽度已经缩水了。这一类翻车靠换更贵的盘是修不回来的只能回到主板规格表把通道拆分方式一条条看清楚。反过来如果你只是给一台普通机器加一块显卡打游戏为 5.0 多付的预算大概率换不来对应的帧数。这时候更值得关心的是供电档位够不够、机箱风道顺不顺、卡的厚度挡不挡得住下一个插槽。这些才是真会咬人的地方。规范本身也在往这个方向使劲5.0 版新增 600 W 卡和两种辅助电源连接器重写了热管理相关内容并把整章挪进附录补了 32 GT/s 的测试通道和可选边带信号。这些改动说明到这一代瓶颈已经从「协议怎么定」转移到「电怎么送、热怎么排、信号怎么保住」。看懂这条线索比记住 32 这个数字有用得多。从那以后我每次看主板和卡的参数都先把通道数、供电档位、连接器类型抄在纸上再去比价格和跑分。希望帮到你。本文还有配套的精品资源点击获取