简介《AltiumDesigner电路设计入门教程.pdf》面向零基础或初学PCB设计的电学、嵌入式方向学生及实训人员围绕从原理图到PCB成品的完整流程组织内容帮助读者建立规范的板级设计入门路径。资源包仅含1个PDF文件约23.69MB以图文教程形式呈现便于离线查阅和按章节学习。教程覆盖应用电子技术实训教学大纲、印制电路板设计流程、原理图绘制与元件库建立、PCB元器件封装创建、PCB布局布线规则及综合实训项目等模块并补充PCB基础知识、布局原则与布线技巧。讲解侧重具体步骤、操作要求和关键概念适合配合Altium Designer动手练习也可作为课程实训与自学查漏的参考。读者可据此理解设计流程各环节的衔接关系减少入门阶段的盲目试错。目前已有3759人学习说明其在入门群体中具有一定参考价值。1. 从一块焊完不亮的板子说起这套实训方案到底解决什么带过几轮电子实训之后我发现学生第一次打开 Altium Designer 时最常问的不是“这个按钮在哪”而是“我到底该先干哪一步”。一份 Altium Designer 电路设计入门教程如果照着菜单顺序讲功能学完照样画不出一块能打样的板子。PCB 设计制作真正的门槛不在软件操作而在于阶段之间那些没人明说的交接条件——封装什么时候定死、编译报错到什么程度算过关、布线规则该在布局前还是布局后设。这套方案把整条链路拆成原理图、元件库、封装、布局布线、自制板与雕刻机、抄板反推七个阶段每个阶段给出输入、交付物和判定门槛配十一项实训任务和一套可直接复用的电路模块库。适合电子、自动化、嵌入式方向做课程设计和实训周的学生也适合要带新人上手硬件的工程师当培训大纲。2. 总体流程与课时安排七阶段流水线与制板路线选型流程先于软件。同一套 Altium Designer 10有人三天画出一块能用的板有人两周还在改封装差别通常不在手速而在于动手前有没有把阶段边界划清楚。这套方案的做法是把整条链路拆成七个阶段每个阶段规定输入、交付物和过关门槛前一阶段没过门槛就不进入下一阶段。听着像是给自己加流程负担实际是把返工从最后一周提前到了当天血泪经验往往就是这么攒出来的。2.1 七阶段流水线每个阶段交什么、什么算过关阶段划分的依据是“交付物能不能被下一个阶段直接消费”而不是软件里的菜单顺序。原理图交付的是网络表所以判定门槛必须落到封装完整性上PCB 交付的是加工文件所以门槛必须落到设计规则检查和层对是否齐全。下面这张表是我一般会直接印给学生的版本。阶段输入交付物过关门槛1 工程立项电路方案、模块清单工程目录、PrjPCB原理图与 PCB 在同一工程、同一目录2 原理图绘制电路方案、器件选型SchDoc位号连续、封装字段无空缺3 编译检查SchDoc编译报告零 ErrorWarning 逐条能解释4 封装建库器件手册、实物测量PcbLib焊盘间距与手册一致1 脚标识正确5 PCB 布局网表、结构尺寸PcbDoc板框闭合接口位置与结构件对得上6 布线与规则布局结果完成布线的 PcbDocDRC 零 Error关键网络满足规则7 输出与制板PcbDocGerber、钻孔、BOM层对齐全钻孔表与封装一一对应第 1 阶段最容易被跳过也是后面一切问题的源头。工程文件、原理图文件、PCB 文件、自建库、输出文件如果散落在桌面和下载目录里换一台机器打开就会丢库、丢封装编译出来的网表看着正常导入 PCB 时元件却是一个个孤立的绿方块。第 3 阶段的门槛我卡得比多数人严Warning 不要求清零但每一条都要能说出“为什么它可以留着”比如某些芯片的电源引脚被隐藏、某些测试点故意不接网络。做不到这一条说明原理图不是自己画的。第 5、6 阶段之间有个反复来回的过程布局时发现某条线实在拉不通要回去调封装布线时发现某个网络规则没设要回去改规则优先级。这一步通常的做法是允许小步回退但不允许跨阶段大改。板子布到一半发现原理图少了个上拉电阻正确动作是回原理图加、重新编译、用 Update PCB 把变更同步过去而不是在 PCB 里直接拉一根线糊上去——后者在答辩时是最容易被问穿的地方。2.2 学时分配与考核权重把课时压到能做完的量十一项实训任务如果平均分配课时一定做不完。我的排法是“设计与制板给足纯演示环节压缩”。下面以 64 学时每周 4 学时、16 周为例具体数字可按实际周数等比缩放。实训任务学时说明实训一 PCB 焊接技术4先练手焊盘上锡、拆焊、连锡处理实训二 AD 绘制原理图8两级放大电路含库加载与元件属性实训三 AD 绘制 PCB 图12布局、布线、DRC 全流程实训四 刀刻法制作 PCB4单面板验证快速出结果实训五 热转印法印制 PCB6双面小批量主力工艺实训六 雕刻机印制 PCB4隔离铣理解加工文件怎么来实训七 产品装配与调试8上电、测量、排故实训八 PCB 抄板6拆件、描线、整理 BOM实训九 抄板反推原理图4从实物回到图纸实训十 原理图与 PCB 相互推演6改图、同步、验证一致性实训十一 总结汇报2讲设计取舍不讲软件操作考核权重跟学时不是一回事权重看的是“这块能力值不值得单独打分”。我用的分配是原理图 10%、PCB 设计与规则 15%、制板工艺 10%、规范与安全 5%、成品功能 25%、焊接与装配 15%、汇报答辩 20%。成品功能占大头是有意的——板子能不能跑是唯一没法临时补救的指标学生知道这一点前面的步骤就不敢糊弄。规范与安全那 5% 看着少实际上是给“目录命名、工位整理、烙铁归位”这类习惯留的位置扣起来很疼。2.3 制板路线选型五种自制方法与雕刻机的适用边界教程里列了描绘法、感光板法、热转印法、丝网印法、感光干膜法五条自制路线外加雕刻机。选哪条不是看哪个高级是看线宽需求、批量、设备条件三件事的交叉点。下面这张对比表里的数值是实训条件下的常见区间实际以耗材和设备说明书为准。方法典型线宽/间距单板耗时设备成本适合场景描绘法刀刻0.8/0.8 mm1~2 h极低单面板、课堂演示、电路验证热转印法0.3/0.3 mm1~1.5 h低双面小批量、学生实训主力感光板法0.2/0.2 mm1.5~2 h中细线条、贴片密度较高感光干膜法0.15/0.15 mm2~3 h中线条要求高、稍大批量丝网印法0.3/0.3 mm批量均摊低中高同一版重复做多块雕刻机0.2~0.3 mm0.5~1 h高单件快速出板、隔离铣教学上我一般这样排先用描绘法做一块单面板让学生理解“线路就是铜箔留下来的部分”再用热转印做双面板体会打样和过孔最后用雕刻机做一块把 Gerber 和加工文件的关系讲透。感光法和丝网印作为选修或演示因为它们对暗室、曝光时间、网版制作的依赖度高全班一起做容易翻车。2.4 工程目录与命名约定别让路径成为黑匣子在动手画第一根线之前目录结构就要定死。Altium Designer 的库引用、工程引用都写进工程文件里路径一乱换机器就找不到封装。我一般要求一个项目一个目录原理图、PCB、库、输出全部在同级绝不放在桌面或下载目录。# 一个工程一个目录全部用英文大写加下划线路径不带中文和空格 PROJ_TWO_STAGE_AMP/ ├── TWO_STAGE_AMP.PrjPCB # 工程文件库引用写相对路径 ├── SCH/ │ ├── TWO_STAGE_AMP.SchDoc # 顶层原理图 │ └── POWER.SchDoc # 子图用端口Port与顶层连接 ├── PCB/ │ └── TWO_STAGE_AMP.PcbDoc ├── LIB/ │ ├── MY_SCHLIB.SchLib # 自建符号库 │ └── MY_PCBLIB.PcbLib # 自建封装库 └── OUT/ ├── GERBER/ # Gerber 与钻孔文件 ├── BOM/ # 物料清单 └── DRC/ # 设计规则检查报告命名规则是“项目代号_板名_版本”版本用 V1、V2 而不是“最终版”“最终版2”。这三条约定看着琐碎但它决定了两件事一是打包发给老师或同事时能不能直接打开二是三个月后自己还认不认得哪个文件是最新的。中文路径和空格路径在部分版本里会让库加载失败这类玄学问题排查起来极其耗时从源头避开最省事。3. 原理图与元器件库从符号到封装映射的落地实现原理图阶段最典型的错觉是“图画完了就等于画对了”。图面漂亮但封装字段空着编译也能过导入 PCB 时才暴露问题。这一章按操作序列、自建库规范、封装尺寸计算、编译排错四块展开顺序就是实际动手的顺序。3.1 两级放大电路的操作序列十步走完一张图教程用一个两级放大电路做入门案例元件不多但覆盖了建工程、装库、放元件、改属性、连线、编译全套动作。下面是我整理的操作序列表照着走一遍基本就摸清了软件的脾气。步骤操作路径关键点1 建工程File New Project PCB Project先建工程再建文件文件才会自动归入工程2 存工程File Save Project As存进自建目录路径不带中文和空格3 建原理图工程节点右键 New Schematic避免生成游离在工程外的孤立文件4 存原理图File Save As与工程同目录或放入 SCH 子目录5 图纸设置Design Document Options初学者保持默认只调图纸尺寸与栅格6 装库Design Add/Remove Library集成库或自建库确认路径跟着工程走7 放元件Place Part 或库面板拖放不知道元件在哪个库时用 Find 搜索8 改属性双击元件打开属性框位号、注释、Footprint 三项必查9 连线Place Wire点到引脚端点单击不要按住左键拖10 编译Project Compile PCB Project打开 Messages 面板逐条清理第 9 步值得单独说。连线时按住左键拖拽是新手最常犯的动作结果是导线没有吸附到引脚端点图上看着连上了实际网络没有建立编译报浮空网络。正确做法是点一下起点、移动、再点一下终点让软件自己找电气热点。第 8 步的 Footprint 字段是原理图和 PCB 之间唯一的桥空着就等着导入 PCB 时收一堆绿方块。3.2 自建原理图库命名、引脚电气类型与位号前缀系统库覆盖不到所有器件自建库是必修。新建 SchLib 之后第一件事不是画图形而是定规范。元件名用“型号_封装”的形式比如S8050_SOT-23这样在原理图里搜索时能直接看出封装位号前缀按类别给电阻 R、电容 C、晶体管 Q、连接器 J、芯片 U前缀错了后面整理 BOM 会很难受。引脚的电气类型决定了编译时的检查强度。电源引脚设成 Power Input输出引脚设成 Output普通无源引脚设 Passive。类型设错会带来两种极端全设 Passive编译什么错都不报等于关掉了检查把不该设成 Output 的引脚设成 Output两个输出脚接在一起立刻报冲突。我一般只对电源脚和明确的输出脚做类型标注其余保持 Passive够用且不容易误报。还有一个细节隐藏电源引脚。不少逻辑芯片的 VCC 和 GND 是隐藏的靠元件属性里的“Add as a separate part”或者隐藏引脚映射到 VCC、GND 网络。这在单页图里没问题多页图里如果每个子图都隐藏电源脚很容易出现某个子图的电源网络没有驱动源。教程里没展开的部分我的做法是隐藏引脚只在电源页统一处理其余子图显式画出电源符号。3.3 封装库绘制用公式把焊盘尺寸算出来封装是整套方案里最不能凭感觉的环节。焊盘小了焊不上大了连锡间距不够制板厂做不出来。教科书上给的是一堆表格实际用起来记不住我一般让学生用一个能算的公式把引脚宽度、引脚长度、引脚间距三个输入代进去先得到一组候选值再对照手册微调。def pad_geometry(pin_w, pin_l, pitch, densityB): pin_w 引脚宽度mm pin_l 引脚伸出塑封体的长度mm pitch 相邻引脚中心距mm density 密度等级A 最松、B 通用、C 最紧 返回 (焊盘宽, 焊盘长, 相邻焊盘边缘间隙) k {A: 0.55, B: 0.35, C: 0.25}[density] toe 0.25 * pin_l k # 趾部余量焊盘超出引脚外侧的部分 heel 0.30 * pin_w k # 跟部余量焊盘伸向塑封体一侧的部分 pad_w pin_w 0.10 # 焊盘宽度只比引脚宽 0.1mm细间距时优先保间隙 pad_l pin_l toe heel # 焊盘总长 引脚长 两端余量 gap pitch - pad_w # 相邻焊盘边缘间隙必须大于制板工艺下限 return round(pad_w, 2), round(pad_l, 2), round(gap, 2) print(pad_geometry(0.4, 1.0, 0.8, B)) # (0.5, 2.07, 0.3) # gap 0.3mm热转印勉强可做感光法与雕刻机更稳这段代码的价值不在于精度多高而在于把“焊盘该多大”变成一个可以讨论的数字。函数返回的间隙如果小于当前制板工艺的下限热转印按 0.3 mm 卡、感光法按 0.2 mm 卡就必须回头改密度等级或者缩焊盘宽度而不是画完再说。实际画封装时除了焊盘还有几件事要一次做对1 脚用方形焊盘或丝印缺口标出来器件原点是 REF 放在 1 脚附近方便布局时对齐丝印外框离焊盘至少留 0.15 mm别压到焊盘上有极性的器件在丝印上标出正负极方向。封装库做完最好打印一张 1:1 的纸样把实物放上去比一比这一步花两分钟能省掉一次打样。3.4 编译与电气检查把报错分成三类处理编译之后 Messages 面板会刷出一堆提示全看完很耗时全忽略更危险。我的处理方式是按性质分三类。第一类是断网类比如浮空网络标号、网络只有单一引脚这类必须改它意味着电路在物理上就是断的。第二类是驱动类比如某网络没有驱动源通常是电源符号漏放或者引脚电气类型设错需要看具体网络再判断。第三类是重复类比如同一网络被命名两次多半是复制粘贴时没改标号这种错误最隐蔽——图上两个不相干的节点被短接在一起编译只报一行重复网络名不仔细看就放过去了。提示含义处理方式Duplicate Net Name同一网络被命名多次检查复制粘贴留下的旧标号统一命名Floating Net Label网络标号没落在导线上移动标号让热点吸附到导线No Driver网络没有驱动源补电源符号或修正引脚电气类型Component has no footprint元件缺封装字段双击元件补 Footprint或换库元件重复网络名这一类我一般会打开 Navigator 面板按网络名逐个点一遍看每个网络的引脚数对不对。两级放大电路里如果有两个节点莫名连在一起多半就是这里出的问题。宁可多花十分钟核对网络也别等到 PCB 布完线再回头找。4. PCB 设计与设计规则布局、布线与 DRC 的参数化落地从原理图到 PCB中间隔着一层“规则”。规则没设画出来的板子能不能做全凭运气规则设得太严DRC 报几百条人会麻。这一章讲板框、布局、布线规则、输出四件事都是可以直接抄参数的部分。4.1 板框、层叠与安装孔先定机械边界再放器件板框要在放器件之前画完。用 Mechanical 层或 Keep-Out 层画一个闭合矩形尺寸等于所有器件外廓的并集再加 3~5 mm 边距有接插件伸出板边的地方单独让位别让接口被外壳挡住。安装孔位置按结构件来孔径比螺丝大 0.2~0.3 mm孔周围留出禁布区避免螺丝头压到走线。双层板是这套实训的主线层叠简单Top Layer 走信号和器件Bottom Layer 走信号和铺铜Mechanical 层放板框和尺寸标注Top/Bottom Overlay 放丝印Multi-Layer 放通孔焊盘和过孔。教程里把这一节放在 PCB 设计开头是有道理的——层没搞明白后面画出来的东西自己都看不懂。4.2 布局原则的量化执行别停在“先大后小”布局原则谁都会背先大后小、先接口后内部、先模拟后数字。问题是“先”到什么程度、“远”是多远。我的做法是把每条原则翻译成一个可检查的动作主控芯片放在板子中部偏一侧给走线留出两个方向的通道接插件贴板边位置和外壳开孔对齐晶振紧贴 MCU 的时钟脚下方不走任何信号线负载电容的地直接回到芯片地每个电源引脚旁边的去耦电容走线长度控制在 2 mm 以内宁可绕一下也要先过电容再进芯片发热器件靠板边或大面积铺铜远离温度传感器。布局做完我会用一张检查表过一遍所有器件是否在板框内、接口是否对得上结构件、极性器件方向是否一致、丝印是否互相重叠、每个电源脚附近是否有去耦电容、晶振和复位电路是否远离高频区域。这张表不通过就不进布线因为布线阶段再调布局等于前功尽弃。4.3 布线规则参数表与规则导入规则要在布线之前设不是 DRC 报错之后补。Altium Designer 10 的规则在 Design Rules 里按类别建优先级从特殊到一般。下面这套参数是常规双层板打样厂的通用值可以直接拿来当起点。规则类别参数取值说明Clearance最小电气间距0.25 mm多数打样厂常规能力Width普通信号线0.30 mmI/O、控制信号Width电源与地0.50~1.00 mm按 1 mm 线宽约 1 A 粗算载流Routing Via孔径/外径0.30/0.60 mm打样常见下限Solder Mask阻焊开窗余量0.05~0.10 mm太小易露铜太大易连锡Hole to Hole孔边最小距离0.50 mm防止钻孔破壁Silk to Solder Mask丝印到开窗0.15 mm防止丝印压焊盘规则设完可以导出成文件下一个项目直接导入不用重设。这一步在批量做板的课程里特别省事老师把.RUL文件发下去全班规则一致DRC 结果才有可比性。优先级要特别注意比如给某个电源网络单独建一条宽线规则它的优先级必须高于全局的普通信号线规则否则不生效。规则冲突时 DRC 只会按优先级最高的那条判搞不清顺序就会误以为规则没起作用。4.4 DRC 报告、BOM 与制板文件导出布线完成后跑 Tools Design Rule Check报告里重点看三类间距违规、未布线网络、丝印压焊盘。间距违规要区分是真违规还是规则作用域设错比如两个焊盘本来就该靠得近是封装本身决定的这种情况改规则而不是改板子。未布线网络是硬伤一条都不能留。输出环节按下面的顺序做缺一样都可能被制板厂退回来Gerber 文件RS-274-X 格式包含顶层、底层、丝印、阻焊、钻孔图、NC Drill 钻孔文件确认单位与格式孔径表要和封装对上、BOM 清单、贴片坐标文件有贴片需求时。BOM 从软件导出后一定要手工清洗一遍下面是清洗后的样子。Comment,Designator,Footprint,Quantity,Note 100nF,C1 C2 C3 C4,C0603,4,电源去耦 10uF,C5 C6,C0805,2,电源入口储能 1k,R1 R2,R0603,2,基极偏置 S8050,Q1 Q2,SOT-23,2,通用 NPNComment 写参数值Designator 把同规格的位号合并Footprint 必须和封装库一致Quantity 是实际焊接数量。清洗时最常见的错误是位号合并后数量没改或者封装字段里还留着库里的默认名。这份表交给采购或者仓库之前最好拿实物对照数一遍。5. 避坑与常见问题排查三段流程里最容易翻车的九个点下面这些坑几乎每一届都会有人踩。写出来不是为了吓人是让排查有个顺序先看现象再想原因最后动手改别一上来就重装软件。5.1 原理图与库阶段的三类事故现象原理图编译通过Update PCB 之后 PCB 里少了几个元件或者元件显示成没有封装的绿方块。原因元件的 Footprint 字段为空或者封装库没有装进当前工程软件找不到对应封装就直接跳过。解决回到原理图逐个双击元件看 Footprint 一栏空的补上再检查 Design Add/Remove Library 里有没有把自建封装库加进来路径是否指向工程目录内。现象DRC 报某两个网络短路但原理图上这两个节点明明隔得很远。原因复制粘贴元件时网络标号没改两个不同节点被同一个标号命名电气上被短接。解决打开 Navigator 面板按网络名逐个点看每个网络的引脚数量数量异常的立刻回原理图改标号改完重新编译再同步 PCB。现象昨天还能打开的工程今天提示库文件找不到元件全变问号。原因库是以绝对路径加进工程的工程被拷贝到别的机器或者文件夹改名之后路径失效。解决把自建库拷进工程目录重新以相对路径添加整个工程目录打包后再转移。这条我吃过一次亏之后所有工程都强制走“库跟着工程走”的规矩。5.2 PCB 设计阶段的四类事故现象板子打样回来某些焊盘被绿油盖住焊不上锡。原因丝印层或阻焊层上多画了线压住了焊盘开窗或者过孔没有设置开窗被阻焊盖死。解决在 3D 视图或者阻焊层单独显示模式下检查把所有压焊盘的丝印移开过孔按需要设置盖油或开窗。现象DRC 报几十条间距错误逐条看下来觉得都不该报。原因规则作用域设得太宽全局规则套到了本来就紧凑的封装内部或者规则优先级顺序错了。解决给特定网络、特定器件类单独建规则并提高优先级全局规则只作为兜底不要指望一条规则管全部。现象铺铜之后 DRC 报短路或者铺铜连到了不该连的网络。原因铺铜时网络选错或者孤岛没有移除碎铜搭到了相邻网络。解决铺铜属性里确认网络名勾选移除死铜铺完用高亮工具逐个网络检查一遍。现象板子焊好之后单片机不跑换芯片、换晶振都没用。原因晶振下方走了信号线或者负载电容的地回流路径太远时钟电路被干扰。解决晶振区域下方清空不走线负载电容紧贴晶振并就近接地复位电路远离时钟区域。5.3 制板与装配阶段的两类事故现象热转印揭纸时线条断断续续或者整片碳粉留在纸上。原因铜面有氧化层或油污、转印温度不够、压力不均或者没等板子完全冷却就揭纸。解决铜面先用细砂纸打磨再擦酒精转印机温度按耗材说明设到 150~160℃、反复过 3~5 遍取出后自然冷却到室温再揭纸。现象感光法显影时细线整片脱落粗线还在。原因曝光不足导致感光胶没完全固化或者显影液浓度偏高、时间偏长。解决先做一条曝光阶梯测试条确定本批板材的最佳曝光时间显影液按说明书配比并计时宁可欠显影一点再补也别一次泡过头。6. 验收与答辩怎么证明这块板是你自己画的验收现场最常见的场面是板子能亮但一问布局为什么这么放就答不上来。我的验收表不看板子漂不漂亮只看能不能自证。下面这张表可以直接拿去用每一项都有可操作的判定方法。验收项判定方法合格线工程完整性换一台机器打开工程无丢库、无问号元件原理图一致性对照 PCB 反查网络关键网络引脚数一致设计规则现场跑一次 DRC零 ErrorWarning 有解释制板文件打开 Gerber 逐层核对层对齐全钻孔表匹配成品功能上电测关键点电压与波形达到任务书指标工艺质量目视加放大镜看焊点无虚焊、无连锡、无立碑答辩环节我只问三类问题。第一类问取舍这个电容为什么放这里、这条线为什么加宽、这个过孔为什么打在焊盘旁边。答得出来说明是自己画的答不出来说明是照抄的。第二类问故障如果板子不亮你按什么顺序排查。第三类问反推拿一块别人的板子说出上面有哪几个功能模块、大概怎么分区。第三类最能看出功底也是抄板实训真正想训练的能力。我一般还会要求学生准备三样东西原理图 PDF、PCB 的 3D 视图或实物照片、DRC 报告和 BOM。三样东西放在一起讲逻辑自然就出来了——从需求到图纸从图纸到板子从板子到可复现的数据。答辩时间控制在八分钟以内超过这个长度基本是在念软件操作步骤。从那以后我每次带实训都强制让学生在布第一根线之前把规则表打印出来贴在工位上验收时对着表逐项打勾。这个习惯不玄学就是把“我觉得没问题”换成“我检查过”。希望帮到你。本文还有配套的精品资源点击获取