简介面向嵌入式硬件工程师、数据采集与电能计量开发者的ADS131A04中英文数据手册服务于双通道/四通道24位ΔΣ同步采样ADC的选型评估、原理图设计与驱动调试适合具备模拟前端基础的读者查阅。内容覆盖128kSPS数据速率、差分输入、10,000:1动态范围下优于0.1%的单通道精度、内置负电荷泵、3.05.5V灵活模拟电源、6ppm/℃基准、ADC自检、故障监控及CRC/汉明码校验并给出异步中断与同步主从接口时序、寄存器地图、电源时序、去耦与布局示例可对照中英文核对关键参数、典型应用电路和封装信息。压缩包仅含1个docx文件约1.04MB按功能模块组织便于快速检索尤其适合在芯片评估、外围电路设计、寄存器配置和通信调试阶段反复查阅。已有641人学习可用于能源监控、电网保护、电池测试和数据采集系统开发中的参数核对、接口配置与排错参考。1. 这份 ADS131A04 中英文数据手册真正的入口在第 9 页硬盘里躺着几十份 PDF真正翻到第三遍的没几个。ADS131A04 中英文数据手册属于“不看会翻车、看错也会翻车”的那一类四个差分通道、24 位、128kSPS特性列表念下来很顺可决定板子能不能出数的是第 9 页那两张推荐操作条件表和寄存器 0x0B 里的一个位。英文版文档号 SBAS590中文版 ZHCSEV8D两版章节编号一一对应遇到译文别扭的地方比如引脚表里那个“完成的”其实是 DONE 引脚直接切到英文页对照比在中文里猜词义快得多。它适合正在选型、或者原理图已经画完准备写驱动的嵌入式工程师尤其是做电能计量、断路器保护、电池测试这类要多通道同步采样的场景。读完至少要能回答三个问题模拟电源走哪条路、M0/M1/M2 怎么拉、第一帧数据为什么全是 0。2. 先定电源拓扑负电荷泵、单极、双极三条路的取舍电源这一章决定了后面所有参数能不能兑现。手册第 7.3 节把推荐操作条件拆成“电荷泵使能”和“电荷泵禁用”两大块这两块不是可选项的罗列而是两条互斥的设计路线选错了后面调什么都别扭。2.1 三种接法与输入共模范围的联动先把三条路的边界摆出来数据来自手册第 7.1 节绝对最大额定值和 7.3 节推荐操作条件方案AVDD–AVSSAVSS 相对 GND输入绝对电压基准上限典型场景负电荷泵使能VNCPEN13.03.45V±0.05VAVSS−1.5V ~ AVDD4.0V 需 AVDD–AVSS4.5V实际只能用 2.442V电流互感器、罗氏线圈这类有负半周的信号单极性泵禁用VNCPEN03.05.5V−2.750.05VAVSS−0.3V ~ AVDD0.3V可到 AVDD−0.5V5V 供电时能用 4.0V电阻分压网络测母线电压只关心正半周双极性泵禁用典型 ±2.5V−2.5VAVSS−0.3V ~ AVDD0.3V±2.5V 供电下约 2.0V需要真双极前端、又不想开泵这里有个反直觉的地方也是我最开始没想明白的5V 单电源如果打开负电荷泵AVDD–AVSS 会被压到 3.45V 以内白白丢掉量程。泵的价值不在“提高电压”而在把输入共模往下延伸到 AVSS−1.5V让直接挂在输入端的互感器负半周不被削掉。所以判断标准很简单——信号里有没有低于地的成分。有就 3.3V 加泵没有就 5V 单电源拿满 ±4V 的差分范围。手册里 VNCP 的输出典型值是 −2V范围 −1.65−2VD 版把原来的 −1.95V 改成了 −2V这个改动在后面第 6 章的修订对照里还会提到。这意味着泵的负压能力是有限的输入跌到 AVSS−1.5V 以下就进非线性区了别拿它当无限轨到轨用。2.2 VNCP、CAP、REF 引脚的外围清单与取值引脚外围这一块手册第 6 节引脚功能和第 11 章电源建议分散着写我按原理图评审的顺序整理成一张表画图时直接照着摆引脚外围元件取值说明VNCP电容到 AVSS270nF仅在负电荷泵使能时不使用泵时直接接 AVSSCAP电容到 GND1µF内部数字 LDO 输出IOVDD ≤ 2.0V 时需把 IOVDD 接到 CAPREFP电容到 REFN1µF内部基准输出别在这条线上挂别的负载REFEXT电容到 AVSS1µF用内部基准时接电容用外部基准时是输入范围 2.0V ~ AVDD−0.5VREFN直接接 AVSS—负基准输入RESV接 IOVDD—保留引脚不能悬空DOUT上拉到 IOVDD100kΩ手册明确要求缺这个上拉在多设备链路上会出怪问题RESET低有效脉宽 ≥800ns—tw(RSL) 最小值 800nsXTAL2不用晶振时悬空—别顺手接地AINxN悬空或接 AVSS—未使用的负输入两种处理都行但别留成天线基准选择是个容易忽略的分叉点。VREF_4V 位置 0 时内部基准 2.442V置 1 时 4.0V但 4.0V 那一档要求 AVDD–AVSS 大于 4.5V也就是必须 5V 单电源并且关掉电荷泵。很多人先在 3.3V 加泵的方案上把 VREF_4V 置 1然后发现读数全部贴顶——不是 ADC 坏了是基准根本没建立起来。内部基准的温漂是 6ppm/℃ 典型、20ppm/℃ 最大这个指标在 −40125℃ 的工业温区里算相当能打一般场合没必要外挂基准。2.3 上电时序与去耦为什么手册把它排在布局之前第 11 章把负电荷泵、内部数字 LDO、电源时序控制、电源去耦排在一起顺序不是随便定的。数字 LDO 的输出就是 CAP 引脚它的建立时间依赖 IOVDD 的上电斜率负电荷泵又要等 AVDD 稳定之后才有输出。常见做法是 IOVDD 和 AVDD 同时上电或者 IOVDD 略晚中间不要出现 AVDD 有电、IOVDD 悬空太久的状态否则 RESET 释放时内部逻辑可能处在半启动状态。复位后的等待时间是另一个血泪点。手册 7.7 节给的 tD(RSSC) 是 4.5ms 典型值这个数指的是 RESET 上升沿到器件就绪响应之间的延迟。我见过有代码拉完 RESET 立刻发命令前几条命令全部被吞最后靠加了个 10ms 延时“修好”了——其实那不是玄学就是没等够 4.5ms。去耦方面手册的布局指南要求每个电源引脚就近放 0.1µF再加一颗 1µF 的储能电容模拟地和数字地在器件下方单点汇合。REFP 那颗 1µF 必须紧贴引脚走线越短越好因为内部基准缓冲的输出阻抗不是零长走线引入的寄生电感会让基准在采样瞬间抖一下反映到数据上就是低频段的一层噪声。32 引脚 TQFP 是 5×5mmRθJA 为 77.5℃/W四通道高分辨率模式下功耗 22.7mW 左右热上问题不大但地平面被电源走线切碎之后串扰指标 −125dB 是保不住的。3. 接口模式不是跳线随便拨M0/M1/M2 与三种 SPI 帧格式引脚表里 M0、M1、M2 三个引脚各占一行看起来像三个独立开关实际上它们是一组必须在复位期间就固定死的配置字。手册第 6 节的脚注写得很直白模式信号在上电复位后被锁存要用小于 1kΩ 的电阻接到高电平或低电平。这一句话值一块板子的返工费。3.1 异步中断、同步主机、同步从机三种拓扑引脚接 IOVDD接 GND悬空M0异步中断模式同步主机模式同步从机模式M132 位字长24 位字长16 位字长M2汉明码校验使能汉明码关闭保留不要使用异步中断模式是最常见的单器件用法器件把 DRDY 拉低表示新数据就绪MCU 用外部中断接住SCLK 由 MCU 提供一次事务读回四个通道。多器件时每片的 DRDY 各占一个 MCU 引脚软件里靠时间戳拼帧通道间同步性依赖各片自己的采样时刻。同步主机模式把角色反过来器件输出 SCLK主机侧做从。手册 7.8 节里同步主机模式的 tc(SC) 直接写成 2×tCLKIN说明 SCLK 是从主时钟分频出来的。这种模式适合一片做主、其余做从的级联结构主器件的 SCLK 和帧同步信号广播给整条链路。同步从机模式下所有器件共享 SCLK 和 CSDOUT 各自独立DRDY 也叫同步信号。三片以上做同步采样时走这条路代价是布线上多几根 DOUT收益是四个通道的采样时刻严格对齐。M0 悬空这个状态最坑。悬空在数字输入上不是“中间电平”是随温度和漏电流漂移的未知态POR 锁存那一刻读到什么就是什么。我一般会在 M0/M1/M2 上各放一颗 1kΩ 下拉需要高电平时用 0Ω 电阻改接 IOVDD而不是直接连到 MCU 的 GPIO 上省事——MCU 复位期间 GPIO 是高阻等于把模式引脚悬空。3.2 一帧里到底传了什么字长、CRC 与汉明码24 位字长是默认的性价比选择一帧里每个通道 24 个 bit没有多余开销。32 位字长多出来的 8 位带状态和 CRC 信息在电磁环境差的现场断路器旁边、变频器柜内值得开。16 位字长会截断低位只有在数据率拉满、又不在乎分辨率时才考虑。CRC 和汉明码是两层独立的保护别混为一谈。CRC 校验的是整帧数据的完整性命令字和数据都参与CRC_MODE 位决定算法变体汉明码作用在命令字上做单比特纠错。手册第 9 章里专门用一小节讲 CRC还特意说明 CRC_MODE0 和使用 WREGS 命令时 CRC 的行为差异这段修订记录里也反复改过说明它确实是容易理解错的地方。实际调试时我的做法是先把 CRC 和汉明码全关确认数据通路通了再逐项打开这样出错时能立刻定位到是哪一层在报。3.3 寄存器配置顺序与一段能跑的初始化序列初始化顺序不能乱复位 → 等就绪 → 解锁 → 配时钟和电源 → 配通道和增益 → 启动转换。手册 9.5 节的编程模型和 10.4 节的初始化设置是两份互补的材料前者讲命令帧格式后者给配置流程。/* ADS131A04 上电初始化骨架SPI 模式 1MSB first24 位字长 */ #define REG_A_SYS_CFG 0x0B /* 系统配置寄存器bit7 为 VNCPEN */ static void adc_hw_reset(void) { gpio_clr(PIN_RESET); /* RESET 低有效 */ delay_us(2); /* tw(RSL) 最小 800ns留一倍余量 */ gpio_set(PIN_RESET); delay_ms(5); /* tD(RSSC) 典型 4.5ms取 5ms 保险 */ } static void adc_unlock(void) { /* POR 或复位后寄存器处于锁定态按手册 9.5 节的解锁序列写两次 */ spi_write_reg(REG_A_SYS_CFG, ADC_UNLOCK_KEY1); spi_write_reg(REG_A_SYS_CFG, ADC_UNLOCK_KEY2); } static void adc_config_power(uint8_t use_pump) { uint8_t cfg spi_read_reg(REG_A_SYS_CFG); if (use_pump) cfg | (1u 7); /* VNCPEN1走 3.3V 加泵方案 */ else cfg ~(1u 7); /* VNCPEN0走 5V 单电源方案 */ spi_write_reg(REG_A_SYS_CFG, cfg); } static void adc_start(void) { /* 先等 DRDY 有效再发唤醒/启动命令避免命令被丢弃 */ while (gpio_get(PIN_DRDY) ! 0) { /* 等待就绪 */ } spi_send_command(CMD_WAKEUP); spi_send_command(CMD_START); }这段代码里三个参数值得单独说。ADC_UNLOCK_KEY1/KEY2的具体数值必须从手册解锁序列那一节抄不同修订版没有变过但抄错一个字节的表现是后续所有写寄存器操作全部无效、读回来还是默认值。VNCPEN在 0x0B 的 bit7手册 7.5 节电气特性的测试条件里反复出现“寄存器 0Bh 的位 7”这句话等于告诉你这个位的地址。delay_ms(5)那个等待不是保守是手册给的最小就绪时间去掉它省不了多少启动时间却会换来一堆随机失败。4. 时钟与数据速率从 16.384MHz 晶振推到 128kSPS128kSPS 这个数字写在标题里但它不是无条件成立的。它依赖主时钟、调制器频率和抽取率三者的整除关系中间任何一环配错实际数据率就会掉到一半或者变成非整数。4.1 fCLKIN、fMOD、OSR 与输出数据率手册 7.5 节的测试条件是 fCLKIN 16.384MHz、fMOD 4.096MHz正好是四分频。数据率再由 fMOD 除以抽取率得到目标数据率fMOD抽取率 OSR说明128kSPS4.096MHz32上限分辨率下降明显64kSPS4.096MHz64电能质量分析的常用档32kSPS4.096MHz128谐波分析够用8kSPS4.096MHz512手册标称 20.6 位有效分辨率的测试点4kSPS4.096MHz1024工频基波加低次谐波时钟源有两个选择。外部有源晶振或 MCU 输出的时钟直接进 XTAL1/CLKINIOVDD 大于 2.7V 时允许 0.425MHzIOVDD 不超过 2.7V 时上限降到 8.192MHz。用无源晶振时接在 XTAL1/CLKIN 和 XTAL2 之间频率限定 16.38416.5MHz而且手册要求 IOVDD 大于 3.0V 才能用晶振。这条限制在 1.8V IO 系统里直接判了晶振方案死刑只能走外部时钟。多器件级联时还要注意时序表里“单一设备”和“多设备链接”两列的区别。同样是 SCLK 周期单设备 64ns、多设备链接 88ns链路上每多一级缓冲和走线时序余量就得重新算。4.2 高分辨率模式与低功耗模式的噪声账手册第 8.1 节噪声测量给了有效分辨率的计算方式核心是把满量程和实测 RMS 噪声相比有效分辨率 log2( FSR / Vn_rms )其中 FSR 2 × VREF / 增益。举个例子VREF 取内部 2.442V增益 1差分满量程是 ±2.442VFSR 为 4.884V。若在 8kSPS 下实测 RMS 噪声约 1.5µV代入得 4.884 / 1.5e−6 ≈ 3.26×10⁶取以 2 为底的对数约 21.6 位——和手册标称的 20.6 位在同一量级差距来自测试条件和增益档位。这个公式的实用价值在于换增益、换基准、换数据率之后你可以自己算出理论分辨率再和实测对比判断噪声是来自 ADC 本身还是前端。高分辨率模式和低功耗模式的差别在 fMOD 上前者 4.096MHz后者 1.024MHz。同样的抽取率下低功耗模式的数据率只有四分之一换来的是功耗从 22.7mW 降到 5.3mW 左右ADS131A04 典型值。电池测试系统这类对功耗敏感、采样率要求不高的场景低功耗模式是合算的电能质量分析要抓 50 次谐波必须高分辨率模式跑满。4.3 时序参数怎么读建立保持与 CS/SCLK 的关系时序表第 7.6 到 7.11 节按三种接口模式分开列参数名一致但数值不同。挑几个真正会出问题的参数含义1.652.7V2.73.6Vtc(SC)SCLK 周期单设备64ns40nstc(SC)SCLK 周期多设备链接88ns56nstsu(DI)DIN 相对 SCLK 下降沿的建立时间5ns5nsth(DI)DIN 相对 SCLK 下降沿的保持时间8ns8nstd(CSSC)CS 下降沿到首个 SCLK 上升沿16ns16nstd(SCS)末个 SCLK 下降沿到 CS 上升沿4ns5nstw(CSH)CS 高电平持续时间20ns15nstw(RSL)RESET 低电平脉宽800ns800ns表格里最容易被忽略的是 td(SCS) 和 tw(CSH) 这一对。很多人写驱动时 CS 拉高拉低跟着 SCLK 走中间不留间隙在 40ns 周期的边界上就会出现末位数据还没移出、CS 已经抬起来的情况表现是最后一个通道的低字节随机错。SCLK 频率越高这两个参数越要先算。另外 th(DI) 是 8ns比建立时间还长说明器件在下降沿之后还要保持一段时间别把数据线在下降沿瞬间翻掉。5. 避坑与排查手册读漏一行板子多飞一根线这一章按“现象 → 原因 → 解决”记五条都是配置层面能直接对上的问题不是泛泛的“检查焊接”。5.1 现象第一帧数据全 0 或全 0xFFFFFF原因通常有三个。一是复位后没走解锁序列所有写寄存器操作被静默丢弃器件还停在默认态二是 tD(RSSC) 没等够RESET 释放后 4.5ms 内发的命令全部无效三是 DRDY 没接上拉或者接成了推挽输出MCU 读到的一直是低程序以为没数据。解决顺序是先量 RESET 波形确认低电平脉宽过 800ns、上升沿干净再在代码里把 5ms 等待写死不要依赖“应该够了”最后读一次 A_SYS_CFG看解锁之后的写入有没有生效——读回来的值和写进去的一样才说明解锁成功。如果读回来还是默认值问题一定在解锁序列不在后级。5.2 现象通道读数整体偏移几毫伏且随温度漂原因是未使用的负输入 AINxN 悬空。手册 10.3 节“该做的和不该做的”里明确讲过未使用输入的处理悬空的负端会通过输入电容耦合到相邻通道形成缓慢漂移的共模。差分输入阻抗在 fMOD4.096MHz 时约 130kΩ悬空节点的电位完全由漏电流决定。解决是把不用的 AINxN 直接接 AVSS或者把整个通道的 P 端和 N 端都短接到一个确定的共模电平。顺带检查共模范围泵使能时输入共模必须在 AVSS 到 AVDD 之间超了之后读数会整体压缩看起来像增益误差。5.3 现象多片级联时通道数据错位第一片正常后面全乱这是 M0 悬空导致的模式误锁存。悬空的数字输入在 POR 时刻读到什么全看漏电流和上一次的残余电荷可能被锁成同步从机也可能锁成主机链路上两片角色冲突数据自然错位。解决是把 M0/M1/M2 全部用小于 1kΩ 的电阻拉到确定电平不要直接接 MCU GPIO。多片系统里再检查一遍字长配置是否一致——一片 24 位、一片 32 位读回来的帧长度对不上解析时就会整体偏移。调试阶段可以先把字长统一降成 24 位、关掉 CRC通路确认后再逐项加回来。5.4 现象CRC 间歇性报错重试又好原因一般是 SCLK 速率贴着上限跑、DOUT 缺少 100kΩ 上拉、或者 CS 建立时间不足。手册在引脚功能表里专门给 DOUT 标了“将一个 100kΩ 上拉电阻连接到 IOVDD”这条不是建议是总线在器件未驱动时需要有确定电平。缺少上拉时DOUT 在切换方向的瞬间浮空CRC 就把这段浮空当成数据算进去了。解决是把 SCLK 降到标称值的一半做对比测试如果错误消失就是时序余量问题回头核对 td(SCS) 和 tw(CSH)如果降速后仍然偶发检查上拉电阻和地回路。CRC 报错不要急着换算法变体先把物理层坐实。5.5 现象5V 供电基准却只有 2.442VVREF_4V 位置 1 的条件是 AVDD–AVSS 大于 4.5V。如果负电荷泵还开着AVDD–AVSS 被限制在 3.45V 以内4.0V 基准根本建立不起来器件会回落到 2.442V 或者输出异常。解决是先确认 VNCPEN 的状态再确认供电电压两个条件同时满足才置 VREF_4V。这条坑的隐蔽之处在于读数不会报错只是量程悄悄缩了将近一半标定系数全部作废。我现在的习惯是在初始化完成后回读一次基准配置把实际生效的 VREF 打印出来跟设计值对一遍。6. 用修订历史反查设计D 版改了什么以及我的验证清单数据手册的修订历史是最容易被跳过的一节但它记录了原厂自己在哪些地方改过错。这份手册从 2016 年 3 月首版到 2018 年 1 月的 D 版改动集中在命名、漂移指标和接口时序三块手上有旧版图纸的人对一遍能省不少事。D 版变更点旧值/旧名新值/新名对设计的影响引脚命名统一VAVDD、VAVSS、VIOVDDAVDD、AVSS、IOVDD旧原理图网络名对不上评审时容易误判标题双通道或四通道 24 位同步采样 δ-σ 型 ADC增加 128kSPS数据率是核心卖点选型时别按旧标题估性能失调漂移1.2µV/℃ 典型、3µV/℃ 最大2.5µV/℃ 典型、4µV/℃ 最大温补算法系数要跟着改增益漂移0.25ppm/℃ 典型0.5ppm/℃ 典型、2ppm/℃ 最大高精度计量场景要重新评估基准温漂4ppm/℃ 典型6ppm/℃ 典型、20ppm/℃ 最大工业温区内的总误差预算要放宽VNCP 输出−1.95V 典型−2V 典型取消最小值负压余量按 −1.65V 下限算不要按典型值设计CAP 电压规格GND−0.3V ~ GND2.0V 表述改为 0.3V ~ 2.0V绝对最大额定值表的读法变了别按旧表判WREGS 命令写入数量为 n1改为 n−1批量写寄存器的驱动要改否则多写一个寄存器这张表里我最在意的是最后两行。WREGS 的数量语义从 n1 改成 n−1如果你的驱动是照着旧版手册写的批量配置时要么少写一个、要么越界写进相邻寄存器现象是某个通道的增益莫名其妙不对。VNCP 取消最小值看着无关紧要实际上意味着负压能力没有下限保证设计余量要按 −1.65V 这个推荐范围的下沿留。我现在的验证清单固定四步第一步上电后回读 A_SYS_CFG确认解锁和 VNCPEN 状态第二步用内部基准测一次已知直流算实际增益误差和手册 0.03% FS 的典型值对比第三步把数据率从 8kSPS 扫到 128kSPS每档抓一千点算 RMS 噪声画一条噪声随数据率上升的曲线形状不对说明抽取率配错了第四步短路输入测失调再放到温箱里跑一遍看漂移是否落在 2.5µV/℃ 附近。这四步走完大概半小时但能挡掉后面几天找不到原因的返工。从那以后我每次拿到一份新的 ADC 手册都先把修订历史打印出来贴在工位上对照旧图纸逐条划掉再开始改原理图——这个习惯是从一次增益漂移指标翻倍、导致整批标定系数作废的教训里换来的。希望帮到你。本文还有配套的精品资源点击获取