1. 项目概述与核心价值在嵌入式图像处理系统的开发中尤其是涉及摄像头传感器与主处理器如应用处理器、FPGA或ASIC通信的场景MIPI CSI-2协议是当之无愧的“血管”。它定义了摄像头与主机之间高速、串行、差分的数据传输标准。然而协议本身是抽象的真正让数据流动起来的是硬件上实现的CSI-2 协议引擎。这个引擎的性能就像一台精密的发动机其调校——也就是寄存器配置——直接决定了整个图像传输管线的效率、稳定性和功耗。我接触过不少项目从1080p60fps的行车记录仪到4K HDR的安防摄像头发现一个共性问题很多工程师拿到芯片厂商的SDK或参考代码后只是机械地照搬配置一旦遇到图像丢帧、数据损坏或者功耗异常就束手无策。问题的根源往往不在于传感器或处理器本身而在于对CSI-2协议引擎这个“中间件”的理解不够深入。特别是其内部**虚拟通道Virtual Channel**的管理、TX/RX FIFO的深度策略以及复杂的时序控制寄存器这些配置项背后都有严谨的逻辑和相互制约关系。本文将以德州仪器TI某款SoC的CSI-2协议引擎寄存器手册为蓝本结合我实际调试中的经验深入解析如何从零开始构建一套稳健、高效的寄存器配置序列。我们会重点拆解VC配置、FIFO优化和时序校准这三个核心环节不仅告诉你“填什么值”更会解释“为什么填这个值”以及“填错了会怎样”。无论你是正在调试第一个摄像头驱动的嵌入式新人还是希望优化现有系统带宽的老手相信这些从实际项目中踩坑总结出的细节都能给你带来直接的帮助。2. 协议引擎核心架构与配置逻辑拆解在动手写配置代码之前我们必须先理解CSI-2协议引擎在芯片内部扮演的角色和它的工作流程。你可以把它想象成一个高度专业化的“数据快递分拣中心”。传感器产生原始的像素数据流Payload并打包成符合CSI-2标准的长数据包或短数据包。协议引擎的核心任务就是接收这些数据包根据其虚拟通道号进行分拣通过内部的FIFO进行缓冲然后按照严格的时序通过一组高速差分信号线Lane发送出去。反之在接收端它需要从差分信号中恢复出时钟和数据解包并将有效载荷通过系统总线如OCP送达目标内存。整个引擎的配置就是对这个分拣中心的“运营规则”进行设定。主要分为几个层面系统级配置设定引擎的基础工作模式、时钟管理、电源管理策略。这好比设定分拣中心的供电模式和上班时间表。虚拟通道配置CSI-2协议允许最多4个虚拟通道复用同一组物理链路。每个虚拟通道就像一条独立的传送带可以传输不同传感器、不同格式的数据。配置VC就是设定每条传送带的属性数据来源、工作模式、是否启用校验等。FIFO配置这是性能调优的重中之重。每个虚拟通道都有自己独立的TX FIFO发送缓冲和RX FIFO接收缓冲。FIFO深度配置不当会导致缓冲区溢出丢数据或欠载带宽利用率低。时序配置高速串行通信对时序极其敏感。需要精确配置数据线从低功耗模式切换到高速模式的建立时间、保持时间以及各种超时阈值确保信号完整性。中断与状态管理配置在何种事件如FIFO满、同步丢失、传输完成下产生中断以便CPU及时处理。理解了这个架构我们再看手册中的配置表格如Table 14-150. Main Sequence – VC and OCP Configuration就不再是一堆孤立的寄存器地址和数值而是一套有逻辑的、环环相扣的操作序列。接下来我们就按照这个逻辑一步步拆解。2.1 系统级配置为引擎上电与定基调系统级配置是引擎启动的第一步主要涉及CSI2_SYSCONFIG和CSI2_CTRL等全局寄存器。这部分配置通常在驱动初始化早期完成且一旦引擎开始工作IF_EN1大部分位域就不应再动态修改。CSI2_SYSCONFIG寄存器详解这个寄存器控制着协议引擎与SoC系统之间的接口行为。SIDLEMODE(位[4:3])从机接口空闲模式。它决定了当系统总线如OCP发出空闲请求时协议引擎如何响应。0x0(Force-idle)无条件应答空闲请求。不推荐在持续传输中使用因为这会打断数据传输。0x1(No-idle)从不应答空闲请求。引擎始终认为总线是活跃的。这能保证传输的连续性但可能不利于系统级功耗优化。0x2(Smart-idle)推荐配置。引擎根据内部活动状态智能决定是否应答空闲请求。当FIFO为空且无数据传输时可以进入空闲状态省电一旦有数据需要处理则保持活跃。这实现了性能与功耗的平衡。ENWAKEUP(位[2])唤醒使能。设置为0x1允许协议引擎在特定事件如传感器数据到来下将系统从低功耗状态唤醒。对于需要快速启动拍照的应用如手机熄屏快拍至关重要。AUTO_IDLE(位[0])OCP时钟自动门控。设置为0x0表示OCP时钟自由运行设置为0x1则根据总线活动自动门控时钟以省电。在调试初期建议设为0x0以避免因时钟门控引入的不确定性。稳定后可根据功耗要求评估是否改为0x1。CSI2_CTRL寄存器详解这是全局控制寄存器最重要的位是IF_EN。IF_EN(位[0])协议引擎使能位。这是整个模块的“总开关”。必须注意在修改绝大多数其他配置寄存器尤其是CSI2_VC_CTRL,CSI2_TIMING等之前需要确保IF_EN 0。只有在所有静态配置完成后最后才将此位置1来启动引擎。手册中特别强调此寄存器除IF_EN外不应动态修改。TRIGGER_RESET_MODE(位[?]需查具体位定义)触发复位模式。在某些需要与外部事件严格同步的场景下使用例如由GPIO信号触发一次传输复位。常规连续传输模式下通常不需要。实操心得系统级配置的常见坑点是配置顺序。一定要遵循“先静态后动态先关闭后配置再开启”的原则。即先关闭引擎(IF_EN0)配置好SYSCONFIG、TIMING、VC_CTRL等寄存器最后再拉高IF_EN。我曾遇到因为先使能引擎再改FIFO大小导致配置不生效数据传输一直不稳定的问题。2.2 虚拟通道配置建立数据传输管道虚拟通道是CSI-2协议多路复用的精髓。CSI2_VC_CTRL寄存器每个VC一个如CSI2_VC_CTRL_0控制着每个通道的详细行为。CSI2_VC_CTRL关键位域解析VC_EN(位[0])虚拟通道使能。同样在配置该通道的其他参数前应先将其禁用(VC_EN0)。MODE(位[?])通道模式。通常设置为0x0(Command Mode) 或0x1(Video Mode)。Command Mode用于传输控制命令、寄存器读写等短包数据。数据是“按需”传输的。Video Mode用于传输连续的图像数据流。引擎会按照视频时序VSYNC, HSYNC自动组织数据包的发送。这是我们图像传输最常用的模式。SOURCE(位[?])数据源选择。指定该虚拟通道的数据来自哪里例如来自内部的DMA控制器、视频端口Video Port还是其他外设。需要根据具体的SoC数据路径设计来设置。OCP_DATA_BUS_WIDTH(位[?])OCP数据总线宽度。这需要与SoC系统总线的实际位宽匹配例如32位或64位。设置错误会导致数据错位或传输效率低下。CS_TX_EN(位[?])发送载荷校验和使能。设置为0x1后协议引擎会在每个长数据包的尾部自动计算并附加一个16位的校验和Checksum。接收端可以利用它来验证数据传输的正确性。对于可靠性要求高的车载或工业应用强烈建议开启。ECC_TX_EN(位[?])发送包头ECC使能。设置为0x1后协议引擎会为每个数据包长包和短包的包头计算一个8位的ECC错误纠正码。ECC不仅能检错还能纠正单比特错误极大地增强了包头信息的可靠性。通常建议与CS_TX_EN一同开启为数据传输提供双重保障。长/短包头寄存器 (CSI2_VC_LONG_PACKET_HEADER,CSI2_VC_SHORT_PACKET_HEADER)这些寄存器用于在Command Mode下或在Video Mode的特定时刻如帧开始由软件写入要发送的短包数据如帧同步信号。在纯Video Mode接收图像数据时通常由硬件自动生成软件无需干预。2.3 FIFO深度配置策略性能与资源的平衡术这是本文要讨论的核心优化点。CSI2_TX_FIFO_VC_SIZE和CSI2_RX_FIFO_VC_SIZE寄存器决定了分配给每个VC的FIFO深度条目数。FIFO本质上是一个先入先出的缓冲区它的作用是平滑数据生产者和消费者之间的速率差异。传感器以突发Burst方式产生数据而系统总线OCP的访问可能被更高优先级的中断或总线竞争所延迟。如果FIFO太浅传感器突发数据过快FIFO会迅速写满导致数据丢失溢出。如果FIFO过深虽然安全但会占用更多的片上内存资源并可能增加数据从写入到读出的延迟Latency。手册中给出了一个非常关键的指导原则这也是很多开发者容易忽略的FIFO大小的配置依赖于CSI-2数据包的大小。因为协议引擎是在FIFO中积累了一定量的数据后才触发一次HSI高速接口传输。我们来详细解读手册中提到的三种情况情况1传输的数据包大于128字节配置FIFO大小设为32条目默认配置。原理当数据包较大时单个数据包就能较快地填满FIFO的触发阈值从而及时启动HSI传输不容易造成FIFO溢出的压力。32个条目的默认深度足以应对。情况2每次“啁啾”传输单个数据包且数据包小于128字节配置FIFO大小设为64条目。原理这里需要理解“啁啾”Chirp的概念。在CSI-2中一次高速传输突发称为一个Chirp。如果每个Chirp只传一个小包那么FIFO需要积累更多的小包才能达到触发传输的数据量。增大FIFO深度从32到64提供了更大的缓冲空间来容纳这些等待传输的小包防止在积累过程中被后续数据覆盖。情况3每次“啁啾”传输2个数据包且数据包小于128字节配置这是一个更复杂的场景。如果第二个包也小于256字节FIFO大小需要配置为96条目。原理这是对情况2的扩展。一次触发要传输两个包那么FIFO需要为这两个包提供缓冲空间。96条目的深度32*3是为了确保即使在最坏的总线延迟情况下FIFO也有足够容量同时缓冲两个即将被传输的数据包以及可能正在写入的第三个包的开头部分从而保证传输的连续性。注意事项FIFO的“条目”Entry大小是固定的通常与总线位宽相关例如一个条目是32位或64位数据。在计算时需要将数据包的字节数转换为条目数。例如总线宽度32位4字节一个128字节的包需要128 / 4 32个条目。因此手册中的“32条目”默认配置正好可以容纳一个128字节的包。理解这个对应关系是进行自定义FIFO深度计算的基础。2.4 时序寄存器配置确保信号的眼图睁开时序配置是高速信号完整性的保障。主要涉及CSI2_CLK_TIMING、CSI2_TIMING1、CSI2_TIMING2等寄存器。CSI2_CLK_TIMING.DDR_CLK_PRE/DDR_CLK_POST这两个参数定义了在高速时钟TxByteClkHS开始和结束前后需要等待多少个时钟周期。它们对应MIPI D-PHY规范中的T_CLK-PREPARE和T_CLK-TRAIL等时序要求。设置过小可能导致时钟信号边沿不单调设置过大会增加行消隐时间降低有效带宽。通常需要参考PHY芯片的数据手册和实际的PCB走线长度来校准。CSI2_TIMING1.FORCE_TX_STOP_MODE_IO强制TX停止模式。设置为0x1可以强制数据通道在特定条件下进入停止状态用于调试或特殊功耗管理。CSI2_TIMING1.STOP_STATE_X16_IO/STOP_STATE_X4_IO停止状态计数器倍乘因子。禁用设为0x0时计数器以基本单位工作。启用倍乘可以延长超时时间用于适应响应较慢的外设。时序配置的黄金法则保守起步逐步优化。初次调试时建议采用芯片参考设计或PHY厂商提供的保守值通常较大。在确保链路能稳定建立、图像数据正确的基础上再尝试逐步减小这些时序参数以优化传输效率和功耗同时用示波器或协议分析仪密切观察信号眼图质量。3. 完整配置流程与核心代码实现理解了各个模块后我们需要将它们串联成一个可操作的、健壮的初始化序列。以下是一个基于典型视频模式Video Mode、使用VC0传输图像数据的配置流程示例。请注意寄存器地址和位域偏移需以具体芯片手册为准以下代码为逻辑示例。3.1 配置流程步骤关闭引擎与通道确保全局和通道级开关处于关闭状态为安全配置做准备。系统级配置配置电源、时钟、总线模式。FIFO深度计算与配置根据当前使用的图像格式分辨率、帧率、像素格式计算出数据包大小依据上一节的策略确定FIFO深度。虚拟通道参数配置设置数据源、模式、总线宽度、校验等。时序参数配置设置时钟前后沿、超时时间等。CBUFF与链表配置如需要如果使用更复杂的DMA链表传输模式需配置缓冲区地址和链表项。使能与等待最后使能虚拟通道和协议引擎并等待硬件就绪信号。3.2 核心配置代码示例与注释以下是一个简化的C语言驱动代码片段展示了关键步骤。// 假设寄存器基地址定义为宏 #define CSI2_PROTOCOL_ENGINE_BASE 0x48000000 #define REG(offset) (*(volatile uint32_t *)(CSI2_PROTOCOL_ENGINE_BASE (offset))) // 1. 禁用协议引擎和虚拟通道 REG(CSI2_CTRL) ~(1 0); // 清除 IF_EN REG(CSI2_VC_CTRL_0) ~(1 0); // 清除 VC0_EN // 等待若干周期确保硬件状态稳定 delay_us(10); // 2. 系统配置 (CSI2_SYSCONFIG) uint32_t sysconfig_val 0; sysconfig_val | (0x2 3); // SIDLEMODE Smart-idle (0x2) sysconfig_val | (0x1 2); // ENWAKEUP Enable (0x1) sysconfig_val | (0x0 0); // AUTO_IDLE Free-running (0x0) REG(CSI2_SYSCONFIG) sysconfig_val; // 3. FIFO深度配置 (CSI2_TX_FIFO_VC_SIZE) // 假设我们传输1080p YUV422 8-bit数据每行1920像素。 // 每个像素2字节一行数据3840字节。 // CSI-2长包通常最大长度为65535字节我们可能将一行或多行打成一个包。 // 假设我们一行打一个包包大小 3840字节。 // 情况1包大小(3840) 128字节采用默认32条目。 // 但需确认条目大小。假设总线64位(8字节)条目深度为32则总缓冲32*8256字节。 // 显然不足以缓冲一行数据这说明我们的包大小假设或条目理解有误。 // 实际上协议引擎的FIFO条目可能对应的是“字”(word)或更大的传输单元。 // 更常见的做法是根据传感器输出的“行有效数据时间”和“总线最大延迟”来计算。 // 简化计算FIFO深度 (传感器数据速率 * 总线最大延迟时间) / FIFO条目宽度。 // 这是一个估算值最终需要实测调整。这里先采用手册推荐的Case1默认值。 REG(CSI2_TX_FIFO_VC_SIZE) (32 0); // 为VC0分配32条目 // 4. 虚拟通道VC0配置 (CSI2_VC_CTRL_0) uint32_t vc_ctrl_val 0; vc_ctrl_val | (0x3 X); // OCP_DATA_BUS_WIDTH 64-bit (假设位域值0x3) vc_ctrl_val | (0x0 Y); // SOURCE Video Port (假设值0x0) vc_ctrl_val | (0x0 Z); // MODE Video Mode (0x0) vc_ctrl_val | (0x1 A); // CS_TX_EN Enable Checksum vc_ctrl_val | (0x1 B); // ECC_TX_EN Enable ECC // ... 其他位保持默认或清零 REG(CSI2_VC_CTRL_0) vc_ctrl_val; // 5. 时序配置 // 配置时钟前后沿保守值示例单位TXByteClkHS周期 REG(CSI2_CLK_TIMING) (0x10 DDR_CLK_PRE_SHIFT) | (0x10 DDR_CLK_POST_SHIFT); // 禁用停止状态倍乘因子 REG(CSI2_TIMING1) ~((1 STOP_STATE_X16_IO_BIT) | (1 STOP_STATE_X4_IO_BIT)); // 配置HS_TX和LP_RX超时计时器 REG(CSI2_TIMING2) (0xFFFF HS_TX_TIMER_SHIFT) | (0xFF LP_RX_TIMER_SHIFT); // 6. 使能虚拟通道 REG(CSI2_VC_CTRL_0) | (1 0); // 置位 VC0_EN // 7. 使能协议引擎 REG(CSI2_CTRL) | (1 0); // 置位 IF_EN // 8. 等待系统就绪可选查询状态寄存器 while (!(REG(CSI2_SYSSTATUS) 0x1)) { // 等待 RESET_DONE 标志位 }3.3 FIFO深度计算实例让我们深化第3步的计算。假设传感器输出1920x1080 30fpsYUV422 8-bit。像素时钟PCLK 1920 * 1080 * 30 fps * (1.25 消隐开销) ≈ 77.8 MHz。CSI-2 Lane数2条数据通道2 Lane。每像素字节数YUV422为2字节/像素。总线时钟AXI/OCP总线频率ACLK 200 MHz位宽128位16字节。总线最大延迟由于仲裁、内存访问等原因估计最坏情况延迟T_delay_max 1 us。计算步骤传感器数据速率Data_rate_sensor PCLK * 2 bytes/pixel ≈ 155.6 MB/s。总线理论带宽Bandwidth_bus ACLK * 16 bytes ≈ 3200 MB/s。理论充足但存在延迟。FIFO需要缓冲的数据量在总线延迟的1 us内传感器仍在持续产生数据。Data_to_buffer Data_rate_sensor * T_delay_max 155.6 MB/s * 1e-6 s ≈ 156 bytes。转换为FIFO条目数假设协议引擎的TX FIFO每个条目对应总线一次传输的数据量例如64位8字节。FIFO_entries_needed ceil(156 bytes / 8 bytes/entry) 20 entries。增加安全余量考虑计算误差和突发情况增加50%余量20 * 1.5 30 entries。对齐硬件限制硬件FIFO深度可能是固定的几种选择如32, 64, 96...。我们选择大于等于30的最小值即32 entries。这个计算结果与手册中“包大于128字节用32条目”的简单规则相互印证。但我们的计算过程提供了更普适的方法尤其当你的数据包大小或延迟模型与手册假设不同时。4. 调试技巧与常见问题排查实录即使按照手册和参考设计配置在实际硬件调试中依然会遇到各种问题。下面分享几个典型的故障场景和排查思路。4.1 问题一图像出现随机横线或块状噪点现象传输的图像基本正常但偶尔出现单行或块状的数据错误。可能原因FIFO溢出或欠载这是最可能的原因。缓冲区配置过小在总线繁忙时被写满导致数据丢失。时序参数过紧DDR_CLK_PRE/POST或数据通道的相应时序设置过小在信号完整性稍差时导致采样错误。校验错误如果开启了CS_TX_EN或ECC_TX_EN但接收端未正确处理或校验失败也可能被误表现为图像错误。排查步骤检查中断状态首先读取CSI2_IRQSTATUS和CSI2_VC_IRQSTATUS_0寄存器查看是否有FIFO_OVERFLOW、FIFO_UNDERFLOW或ECC_ERROR、CHECKSUM_ERROR等中断标志被置位。这是最直接的证据。增大FIFO深度如果怀疑溢出尝试将CSI2_TX_FIFO_VC_SIZE的值增大一档例如从32改为64观察问题是否消失或减轻。放松时序将CSI2_CLK_TIMING和CSI2_TIMING1/2中的关键时序参数如DDR_CLK_PRE/POST,HS_TX_TIMER适当调大例如增加20%-50%看是否改善。使用仪器验证使用MIPI协议分析仪如Teledyne LeCroy的MIPI分析工具直接抓取CSI-2链路上的数据包检查包头ECC和包尾Checksum是否正确以及数据包是否连续。这是终极定位手段。4.2 问题二系统无法启动传输或很快停止现象使能后CSI2_SYSSTATUS的RESET_DONE一直为0或者IF_EN置1后总线无数据流或很快触发超时中断。可能原因配置顺序错误在引擎或通道未禁用时修改了关键配置寄存器。时钟或电源未就绪协议引擎的参考时钟或PHY的电源没有正确开启。PHY配置错误CSI-2协议引擎需要与D-PHY协同工作。PHY的初始化、Lane配置、功耗模式未正确设置。触发模式或数据源错误CSI2_VC_CTRL.MODE或SOURCE设置与实际硬件连接不匹配。排查步骤确认配置序列严格按照“先关后配再开”的顺序检查代码。确保在修改CSI2_VC_CTRL、CSI2_TIMING等寄存器前对应的VC_EN和全局IF_EN为0。检查依赖项确认给CSI-2控制器和PHY的时钟如CSI2_FCLK,CSI2_PHY_REFCLK已经由时钟管理模块正确使能并稳定。确认PHY的电源域和信号管脚复用配置正确。运行PHY的初始化校准序列如果有。检查PHY状态读取PHY相关状态寄存器确认其是否已进入READY或STOP状态。简化配置使用最保守的配置进行最小化测试。例如先只使能一个VC使用最大的时序参数关闭所有高级功能如ECC、Checksum看是否能建立最基本的通信。4.3 问题三图像传输带宽不足无法满足高帧率要求现象在低分辨率下正常提升分辨率或帧率后开始丢帧。可能原因总线带宽瓶颈系统总线如AXI的带宽被其他主设备GPU、Display、其他摄像头占用过多。FIFO深度不足在高数据速率下原有的FIFO深度无法平滑更剧烈的总线延迟波动。时钟配置不佳协议引擎的内部功能时钟CSI2_CLK或总线时钟ACLK频率设置过低。排查步骤性能剖析使用芯片的性能计数单元或总线分析工具监控CSI-2主端口在总线上的占用率、延迟和带宽。确认瓶颈是否在总线竞争。优化FIFO根据3.3节的方法重新计算高负载下的FIFO需求并适当增加深度。注意FIFO深度不是越大越好过深会增加数据延迟和片上SRAM占用。提升时钟在芯片和散热允许的范围内尝试提高CSI2_FCLK或系统ACLK的频率。优化传输策略检查是否使用了效率最高的突发传输长度Burst Length。考虑使用CBUFF和链表Linklist模式如手册中Table 14-152所述。这种模式允许CPU或DMA控制器预先设置好一系列数据传输描述符协议引擎自动按列表执行减少CPU中断开销能显著提升高带宽持续传输的效率。4.4 寄存器配置检查清单在每次调试或修改配置后可以按照下表进行快速检查类别寄存器检查项预期值/状态系统状态CSI2_SYSSTATUSRESET_DONE1CSI2_IRQSTATUS错误中断位 (COMPLEXIO_ERR,SYNC_LOST等)0虚拟通道CSI2_VC_CTRL_xVC_EN按需 (0/1)MODE,SOURCE与硬件设计匹配CS_TX_EN,ECC_TX_EN按需 (0/1)FIFOCSI2_TX_FIFO_VC_SIZE分配条目数根据包大小和延迟计算CSI2_TX_FIFO_VC_EMPTINESS运行时状态不应长期为0空或满值时序CSI2_CLK_TIMINGDDR_CLK_PRE/POST参考PHY手册和板级时序CSI2_TIMING2HS_TX_TIMER,LP_RX_TIMER设置合理的超时值非0中断CSI2_IRQENABLE关心的中断使能位按需开启如错误中断5. 高级话题CBUFF与链表模式配置浅析对于需要极高效率或复杂传输序列的应用TI的CSI-2引擎提供了CBUFFCircular Buffer和链表传输模式。这超出了基础VC配置的范畴但理解其概念对优化性能很有帮助。在基础模式下协议引擎需要CPU或DMA不断为每个数据包或行数据提供新的缓冲区地址。而在CBUFF模式下你可以预先设置一个环形缓冲区的基地址和大小。协议引擎会在缓冲区满或收到特定信号时自动产生中断由软件或DMA来切换缓冲区。这减少了频繁配置寄存器的开销。链表模式则更进一步。你可以创建一个描述符链表Linklist每个描述符节点定义了数据源地址 (CFG_DATA_LL[X]_ADDRESS)数据大小 (CFG_DATA_LL[X]_SIZE)数据格式 (CFG_DATA_LL[X]_FMT)是否在传输前后插入同步短包 (LL[X]_HS,LL[X]_HE)下一个描述符的地址协议引擎会自动遍历这个链表完成一系列可能不同大小、不同格式、夹杂同步信号的数据传输整个过程无需CPU干预。这对于传输一帧由多个不连续内存块组成的图像例如压缩后的码流或者需要精确插入垂直/水平同步信号的应用场景是极其高效的。配置CBUFF/链表模式的关键寄存器包括CFG_SPHDR_ADDRESS,CFG_LPHDR_ADDRESS,CFG_LPPYLD_ADDRESS以及一系列CFG_DATA_LL[X]寄存器。配置相对复杂需要仔细规划描述符在内存中的布局并确保缓存一致性Cache Coherency。在初次使用CSI-2时可以先用简单的VC直接模式待基本功能稳定后再考虑引入CBUFF或链表模式来优化性能。最后寄存器配置是硬件驱动的基础但绝非全部。一个稳定的图像传输系统还需要与传感器驱动、内存管理、中断服务程序以及上层应用框架良好协同。每次修改CSI-2的配置尤其是时序和FIFO参数都建议进行长时间的稳定性测试如24小时连续采集并监控中断状态寄存器才能确保在实际产品中的可靠性。